Программа Silicon Labs ClockBuilder Desktop считает, но резултати не оптимизировани для TRX, а только Si как CLOCK генератор.
Дам пример при ввод точной частоты кварца, что происходит:
Частота 145.775 MHz (случайно выбранна, 2m диапазон, репитер Р7)PLL A
Input Frequency (MHz) = 27,001485000 (случайно выбранна)
VCO Frequency (MHz) = 874,650000000
Feedback Divider = 32 100976/257157
SSC disabled
Output Clocks
Channel 0
Output Frequency (MHz) = 145,775000000
Multisynth Output Frequency (MHz) = 145,775000000
Multisynth Divider = 6
---
А как можно:
Частота 145.775 MHz (случайно выбранна, 2m диапазон, репитер Р7)PLL A
Input Frequency (MHz) = 27,000000000
VCO Frequency (MHz) = 874,650000000
Feedback Divider = 32 71/180
SSC disabled
Output Clocks
Channel 0
Output Frequency (MHz) = 145,775000000
Multisynth Output Frequency (MHz) = 145,775000000
Multisynth Divider = 6
R Divider = 1
---
Дам пример и с немаксимальной Fvco (900 MHz?) (для мин. фазовой шум?):
Частота: 14.458542 MHz (случайно выбранна)PLL A
Input Frequency (MHz) = 27,000000000
VCO Frequency (MHz) = 694,010016000
Feedback Divider = 25 66007/93750
SSC disabled
Output Clocks
Channel 0
Output Frequency (MHz) = 14,458542000
Multisynth Output Frequency (MHz) = 14,458542000
Multisynth Divider = 48
R Divider = 1
PLL source = PLLA
---
Вы видите разницу в коэффициентах? Есть, и от етого прямо зависить спектр (как и общее впечатление от работы Si5351). Коефицинетов из ClockBuilder - для быстрого расчета (но, думаю: неоптимальноe за TRX).
---
Значит будем со 100 МГц внешними работать.
Он будет разделен внутри делителем, и высокая входная частота опять не будет иметь смысла для спектра.
Примерно из кода Jason Milldrum NT7S, Etherkit, v2.0.6 :
if(ref_osc_freq <= 30000000UL)
{
xtal_freq = ref_osc_freq;
reg_val |= SI5351_CLKIN_DIV_1;
}
else if(ref_osc_freq > 30000000UL && ref_osc_freq <= 60000000UL)
{
xtal_freq = ref_osc_freq / 2;
reg_val |= SI5351_CLKIN_DIV_2;
}
else if(ref_osc_freq > 60000000UL && ref_osc_freq <= 100000000UL)
{
xtal_freq = ref_osc_freq / 4;
reg_val |= SI5351_CLKIN_DIV_4;
}
